סינופסיס מקדמת פתרון לניתוח בדיקות ו-yield עבור טכנולוגיית תהליך של 7 ננו-מטר

החברה משפרת את איכות הבדיקות על ידי איתור פגמים זעירים בהתקני FinFET ובתהליכי ייצור חדשים

נקודות מרכזיות:
• בדיקה מבוססת slack ומודעת לתאים (cell-aware) לתכנונים ב-7 ננו-מטר משפרת את היקף הכיסוי של איתור הפגמים
• מידול פגמי FinFET SRAM ואלגוריתמים לבדיקה מאפשרים בדיקה ותיקון יעילים של זכרונות ב-7 ננו-מטר
• דיאגנוסטיקה חדשה ותמיכה בניתוח yield עבור 7 ננו-מטר מקצרות את זמן האספקה
סינופסיס מכריזה על הרחבת פתרון הבדיקה וניתוח ה-yield שלה עבור פגמים ספציפיים ב-FinTEF. זאת, במטרה לאפשר רמה גבוהה יותר של בדיקה, תיקון, דיאגנוסטיקה וניתוח yield עבור מערכות מתקדמות על גבי שבב (SoCs) ב-7 ננו-מטר. במטרה לשפר את היקף הכיסוי של הפגמים, סינופסיס מקיימת שיתופי פעולה עם מספר חברות סמיקונדקטורים לקידום של שיטות בדיקה ודיאגנוסטיקה עבור רכיבי לוגיקה, זיכרון ורכיבי סיגנל מעורב במהירות גבוהה, המיועדים לייצור בתהליכים של 7 ננו-מטר. שיתופי פעולה אלה מאפשרים פריסה מהירה של פונקציונליות חדשה בפתרון הבדיקה מבוסס הסינתזה של סינופסיס, שכולל את TetraMAX II ATPG, DesignWare STAR Memory System ו-DesignWare STAR Hierarchical System.

חברות סמיקונדקטורים מובילות שמפתחות יכולות תכנון לתהליכי הייצור החדשים ב-7 ננו-מטר עומדות בפני אתגרים גוברים של איכות בדיקה וניהול yield. בכדי לטפל באתגרים אלה, פתרון הבדיקה של סינופסיס מספק מספר טכנולוגיות חדשניות המטפלות בפגמים המופיעים בתדירות גבוהה יותר בטכנולוגיות תהליך חדשות. עבור רכיבים לוגיים, טכנולוגיות מידול חדשות דוגמת resistance sweeping, משפרות את היכולת לבצע בדיקות מבוססות slack ומודעות לתאים (cell-aware) בכדי לאתר פגמים כמו גשרים חלקיים בתוך התא (intra-cell partial bridges) הנפוצים יותר בתהליכי FinFET מתקדמים. עבור בדיקה ותיקון של זיכרונות משובצים, פתרון ה-STAR Memory System כולל אלגוריתמים תפורים המבוססים על למידת סיליקון במפעלי ייצור הסיליקון המובילים בתעשייה, בכדי לאתר ולתקן פגמים שמתבטאים ב-resistive fin shorts, fin opens ו-gate-fin shorts. יתרה מכך, מערכת ה-DesignWare STAR Hierarchical System מאפשרת תבניות בדיקה לייצור ולאפיון בכיסוי גבוה בכדי לממש DesignWare PHY IP באופן יעיל בהיררכיית המערכת על גבי שבב (SoC).

בכדי להאיץ את הדיאגנוזה של בעיות yield ב-7 ננו-מטר, ניתן לבצע בידוד של פגמים לאזורים ספציפיים בתוך תאי תכנון, באמצעות תמיכה של תיאורים מודעים לתאים (cell-aware) במסד הנתונים המשותף לפתרונות ה-TetraMAX II ATPG וה-Yield Explorer. השילוב בין שיפורים בבדיקה ובדיאגנוסטיקה מחזקים את היכולת לאתר פגמי 7 ננו-מטר ומזרזים את ניתוח הכשלים ואת הגברת ה-yield בסביבות ייצור.

"העלייה במורכבות ובגיוון של התהליכים בתהליכי FinFET ב-7 ננו-מטר דורשת טכנולוגיות משופרות לבדיקה ול-yield", אמר ג'ון קוטר, סגן נשיא לשיווק IP ותכנון אבות טיפוס בסינופסיס. "צוותי תכנון ה-IP שלנו ממנפים את פתרונות הבדיקה, התיקון והדיאגנוסטיקה של ה-TetraMAX ATPG, ה-STAR Memory System וה-STAR Hierarchical System, בכדי לסייע ללקוחות רבים שמתכננים בעזרת IP המיועד לטכנולוגיית 7 ננו-מטר לשפר את איכות המוצר וה-yield שלהם תוך קיצור הזמן לשיווק שלהם".

"כספקית מובילה של פתרונות מקיפים לבדיקה ול-yield, סינופסיס מחויבת לסייע למתכננים לעמוד באתגרים הגוברים שלהם, הנוגעים לאיכות משופרת ולהגברה מהירה יותר של yield", אמר ביג'אן קיאני, סגן נשיא לשיווק מוצר ב-Design Group בסינופסיס. "באמצעות שיתופי הפעולה המתמשכים שלנו עם חברות סמיקונדקטורים מובילות ברחבי העולם, אנו מספקים פתרונות חדשניים אשר עונים על הדרישות הספציפיות של תהליכי FinFET מתקדמים. פתרונות חדשניים אלה יאפשרו ללקוחותינו לאמץ במהירות טכנולוגיות 7 ננו-מטר בכדי לעמוד במטרות של פיתוח מוצרי SoC (מערכת על גבי שבב) בביצועים גבוהים".

אודות פתרון הבדיקה מבוסס הסינתזה של סינופסיס

פתרון הבדיקה מבוסס הסינתזה של סינופסיס (Synopsys synthesis-based test solution) כולל את DFTMAX Ultra, DFTMAX, TetraMAX I ו-TetraMAX II עבור בדיקת לוגיקה מודעת-להספק (power-aware) ודיאגנוסטיקה פיזית; DFTMAX LogicBIST עבור בדיקה עצמית בתוך המערכת; SpyGlass DFT ADV עבור ניתוח בדיקתיות; מערכת DesignWare STAR Hierarchical System עבור בדיקה אוטומטית היררכית של IP ובלוקים לוגיים על גבי SoC; מערכת DesignWare STAR Memory System עבור יכולות משובצות של בדיקה, תיקון ודיאגנוסטיקה; סימולטור הכשלים Z01X; ניתוח yield שהתכנון עומד במרכזו (design-centric) Yield Explorer ומערכת התוכנה Camelot עבור ניווט CAD.

פתרון הבדיקה של סינופסיס משלב סינתזת Design CompilerRTL עם טכנולוגיית בדיקה משובצת בכדי לבצע מיטוב של התזמון, ההספק, השטח והגודש (congestion), הן עבור בדיקות והן עבור לוגיקה פונקציונלית, דבר המוביל לזמן מהיר יותר לתוצאות. פתרון הבדיקה של סינופסיס מספק שילוב הדוק לרוחב פלטפורמת Synopsys Galaxy Design Platform, כולל סינתזת Design Compiler, פתרון ה-place and route מדגם IC Compiler II ופתרון ניתוח התזמון PrimeTime. זאת, בכדי לאפשר זמן אספקה מהיר יותר תוך עמידה במטרות התכנון ומטרות הבדיקה, השגת כיסוי פגמים רחב יותר והשגה מהירה יותר של yield.

 

דילוג לתוכן